November 28, 2022

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Selon les rumeurs, le GPU phare RDNA3 d’AMD serait doté d’un bus mémoire 384 bits

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Alors que nous nous dirigeons vers l’été, plus d’informations sur la prochaine architecture GPU d’AMD sont enfin révélées. Jusqu’à présent, il n’y a pas eu beaucoup d’informations à parcourir, malgré un déluge de fuites sur les plans de Nvidia. Pour corriger ce déséquilibre, les détectives d’Internet se sont penchés sur les chauffeurs de l’entreprise à la recherche de toutes les informations qu’ils pouvaient trouver. Ils ont récemment frappé la saleté des pilotes Linux d’AMD pour les GPU. AMD a depuis corrigé les informations du pilote, tout en les vérifiant apparemment en le faisant.

Un utilisateur de Twitter nommé Kepler (ironiquement) a été le premier à repérer le détail. Le pilote avait une ligne intitulée MCD_INSTANCE_NUM avec le chiffre six. Cela semble confirmer six contrôleurs de mémoire. Si vous extrapolez cela à chacun étant 64 bits, cela équivaut à un contrôleur de mémoire 384 bits. Il s’agit d’une mise à niveau du bus 256 bits sur ses GPU RDNA2 phares, le RX 6900/6950 XT. Ce qui est intéressant, c’est qu’AMD a opposé ces GPU au RTX 3090 de Nvidia, qui dispose d’un bus 384 bits. AMD a expliqué qu’un bus plus large n’était pas nécessaire, car il avait un tour dans sa manche : Infinity Cache. Dans l’ensemble, AMD avait raison. Il a pu aller de pair dans la rastérisation avec Nvidia ce tour. Bien qu’il ait atteint la parité avec son rival, il semble qu’AMD ne prenne aucun risque avec RDNA3. AMD a également remplacé cette ligne de code par un texte différent une semaine plus tard, selon Carte vidéoz. Comme toujours, la suppression du texte offensant ne fait qu’augmenter l’intrigue.

Maquette du package Navi 31 de l’utilisateur Twitter AMDGPU. (Image : @AMDGPU_)

Cette fuite semble également confirmer les spéculations précédentes sur la conception de la puce. Comme indiqué ci-dessus, on dit depuis longtemps qu’il s’agit d’un GPU à sept puces. Cela signifie un chiplet graphique principal et six matrices multi-cache, ou MCD. Cela pourrait signifier qu’il comportera jusqu’à 192 Mo de cache Infinity en supposant 32 Mo par matrice. Kepler prédit également qu’AMD pourrait utiliser l’empilement 3D sur son GPU phare, doublant ce nombre à 384 Mo. Si c’est le cas, cela marquerait une augmentation radicale de la quantité de cache Infinity qu’il utilise. Le RX 6950 XT actuel ne dispose que de 128 Mo.

De plus, en utilisant le 6950 XT comme référence, nous pouvons également nous attendre à ce que la bande passante mémoire soit presque doublée pour RDNA3. S’il utilise le même GDDR6 à 18 Go/s que le GPU actuel, il serait capable de 864 Go/s. Cela est comparé au maximum de 576 Go/s du 6950. Il ne prend pas non plus en compte les avantages d’Infinity Cache. Cela permettrait facilement à un GPU RDNA3 d’atteindre 1 To/s de bande passante mémoire. Cela correspondrait à la bande passante mémoire du RTX 3090 Ti de Nvidia.

Une explication potentielle de l’augmentation de la bande passante d’AMD réside dans la taille globale de la carte. Selon les rumeurs, les cartes RDNA3 haut de gamme aligneraient jusqu’à 12 288 cœurs. La Radeon 6950XT haut de gamme utilisait 128 Mo de cache L3 pour sauvegarder 5 120 cœurs GPU. Si AMD augmente le nombre de cœurs aussi élevés, même un cache L3 de 192 Mo pourrait ne pas suffire. Un L3 de 384 Mo augmenterait en fait la quantité totale de L3 par rapport au nombre de cœurs, tandis qu’un L3 de 192 Mo représenterait toujours une diminution modeste.

Les tests de la bande passante mémoire d’AMD ont constamment montré qu’Infinity Cache réduit la pression sur la bande passante mémoire, donc quelle que soit la quantité de champs de cache AMD, une chose est claire : si ces rumeurs sont vraies, la société a décidé qu’elle devait utiliser à la fois la bande passante mémoire et Infinity Cache pour rattraper les performances globales de Nvidia plutôt que de substituer l’un à l’autre.

Pour sa part, Nvidia augmenterait également la taille du cache de ses prochains GPU Ada Lovelace. Les rapports précédents indiquaient que Nvidia augmenterait les quantités L2 de 16 fois, au moins sur certains modèles. Il est supposé ajouter 16 Mo de L2 par contrôleur de mémoire 64 bits, pour un total de 96 Mo. Il n’utilise actuellement que 512 Ko de L2 sur sa matrice GA102 avec des contrôleurs de mémoire 32 bits. Cela marquerait une augmentation significative des quantités L2, car Nvidia tente d’émousser l’offensive de cache d’AMD.

Comme toujours, nous devrons attendre et voir où les puces tomberont lorsque ces deux GPU titanesques s’affronteront plus tard cette année. Ce qui est particulièrement intéressant cette fois-ci, c’est que les deux sociétés utilisent le même processus TSMC N5. Cela entraînera une bataille sans précédent entre MCM et conceptions monolithiques utilisant le même nœud de fabrication. Une préoccupation a cependant été soulevée récemment, à savoir que les clients de TSMC cherchaient à réduire leurs commandes existantes. Cela a été en réponse au récent vidage du GPU qui s’est produit, ainsi qu’à la nervosité économique mondiale. Cependant, ce rapport indiquait qu’AMD ne demandait pas de réduire sa commande de produits 5 nm, mais Nvidia l’était. Cela pourrait entraîner un retard pour le lancement de la série RTX 40. TSMC aurait dit à Nvidia qu’il ne pouvait pas réduire sa commande, mais qu’il pouvait la repousser un peu.

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